DRS4 Forum
  DRS4 Discussion Forum, Page 41 of 44  Not logged in ELOG logo
New entries since:Thu Jan 1 01:00:00 1970
    Reply  Mon Oct 19 12:46:12 2009, Stefan Ritt, output common mode voltage of DRS4 


    
        
            Jinhong Wang wrote:
        
        
            
            Does it mean that this buffer shifts a voltage of about 1.3V for the primary differential range? 
Entry  Thu Jan 25 05:24:05 2018, chen wenjun, problem with the drscl(drs507) 
Hi! Stefan:

  when I change a new computer(win7,64bit),I meet a problem that the drscl app cannot found the board! It shows"USB successfully scanned,but
no boards found",but the drsosc runs well . when I connect to other win7*64bits computer,only one of them runs property! Is there any driver else
    Reply  Thu Jan 25 08:00:16 2018, Stefan Ritt, problem with the drscl(drs507) 
This problem has been reported by several people, like elog:551

So far I could not solve it. On the computers at our lab it works find so I cannot reproduce and fix the problem. One suspicion I have is that
the underlying libusb library needs to be updated. You can try to install the newest version from their website at http://libusb.info/, but I haven't
    Reply  Thu Jan 25 08:07:32 2018, chen wenjun, problem with the drscl(drs507) 
I have tried about 4 computers,only one worked fine.I truly want to know how others get this fixed,can you get in touch with them?




Stefan
Ritt wrote:



This problem has been reported by several people, like 
Entry  Sun Jun 12 08:45:52 2016, Michael, problems of DRS4 
Hi

I want to use DRS4 to digitize 16 channels of signals. The width of signal is about 20 ns, with frequency of 50Hz. The time differences
between these 16 signals are not constant, arranging from 3us to 0. I am confused about this in some aspects.
Entry  Sun Jun 12 08:49:54 2016, Michael, problems of DRS4 
Hi

I want to use DRS4 to digitize 16 channels of signals. The width of signal is about 20 ns, with frequency of 50Hz. The time differences
between these 16 signals are not constant, arranging from 3us to 0. I am confused about this in some aspects.
    Reply  Wed Jun 15 14:49:00 2016, Stefan Ritt, problems of DRS4 
1. Simultaneous writing and reading is not possible with the DRS4 chip. The manual says differently on p. 14, but due to a bug in the chip waveforms
get clipped at the end if one does that. We hopt to fix this problem in a future version of the chip.

2. You can cascade 2,4 or 8 channels. If you cascade 8 channels and run at 1 GSPS, you digitize a window of 8 us. If you have 16 signals, you
Entry  Wed Jun 1 22:29:01 2016, Dominik Neise, problems when stop cell >= 767 ?? stop_cell_distribution.png
Hello Stefan,

some colleages told me a story, I was neither able to confirm nor find anything in the datsheet about. According to them:


For some internal reason of the DRS4, if the “stop capacitor” of the DRS4 is >= 767, the true stop channel is one
    Reply  Wed Jun 1 23:16:01 2016, Stefan Ritt, problems when stop cell >= 767 ?? 
I cannot confirm the story with the "stop capacitor > 767". It can be seen from your plots that the distribution of stop cells are even,
no holes or bins with double height.

There is an issue with cell 767, but this is when one tries to do simultaneous reading/writing to the chip. This does not really work as writen
Entry  Tue May 4 21:18:28 2021, Abaz Kryemadhi, recording only timestamp and amplitude and/or filesize maximum 
Hi,

I have been collecting some date using the DRS4 board at a trigger rate of 10-20 Hz,    I only need the timestamp and the amplitude,
is there anyway to select only these two live as the data comes in to be stored. 
    Reply  Wed May 5 10:12:44 2021, Stefan Ritt, recording only timestamp and amplitude and/or filesize maximum 
The maximum file size depends on the underlying linux file system. Common values are 4-16 GBytes.

Stefan




Abaz
Entry  Tue Nov 26 15:36:39 2013, Dmitry Hits, reducing sampling speed 
Dear Stefan
Is there an easy way to reduce sampling speed below 0.7 GSPS? I would like to record traces up to 5 usec long.
Thank you
    Reply  Tue Nov 26 15:38:13 2013, Stefan Ritt, reducing sampling speed 


    
        
            Dmitry Hits wrote:
        
        
            
            Dear Stefan
Entry  Wed Apr 27 08:14:14 2016, Toshihiro Nonaka, serial number problem  serial.png
Dear all,

I'm using 3 DRS boards simultaneously and their serial numbers are 2169, 2170, 2172 respectively.

Recently however,  I obtain serial number "0" by DRSBoard::GetBoardSerialNumber() for #2172 board.
    Reply  Wed Apr 27 09:04:01 2016, Stefan Ritt, serial number problem  
If dis- and reconnecting the board does not help, there is the (small) chance that the serial number got erased in the board. You can re-set it with
the "drscl" command line tool:

$ drscl
    Reply  Wed Apr 27 09:51:37 2016, Toshihiro Nonaka, serial number problem  
The serial number has been fixed by using drscl. Thank you!




Stefan
Ritt wrote:



If dis- and reconnecting the board does not help, there is the (small)
Entry  Mon Aug 19 23:01:22 2019, Bill Ashmanskas, should one deassert DENABLE while writing the write-shift register? 
Hi Stefan,

We have for some time now been using custom firmware on a custom board to read waveforms out of DRS4 chips.  Now we are working on cascaded
readout mode, 4 channels @ 2048 samples, WSREG=0x55, in order to allow for longer trigger latency.
    Reply  Tue Aug 20 10:44:45 2019, Stefan Ritt, should one deassert DENABLE while writing the write-shift register? 
Hi Bill,

you keep DENABLE active all the time to keep the Domino Wave running, but you deassert DWRITE if you change any register via SRCLK. There is
no shadow register, just a simple shift register, but with DWRITE being low, the domino circuitry does not touch it.
    Reply  Tue Aug 20 16:05:21 2019, Bill Ashmanskas, should one deassert DENABLE while writing the write-shift register? 
Aha -- many thanks.  I think what tripped up my test logic is that the "done" state in drs4_eval5_app.vhd that executes post-readout sets
DWRITE back to 1 (drs_write_set).  If one then writes to FPGA register 5 while the FSM is in the "idle" state, the conf_strobe and wsr_strobe
states occur with DWRITE and DENABLE both asserted.  This is if one sets the "dactive" bit in the FPGA app code, which is probably not the
Entry  Fri May 16 14:04:47 2014, Benjamin LeGeyt, simultaneous writing and reading with region of interest mode? 
Hello!
We're developing electronics based on the DRS4 to read out a breast PET scanner and our event rate will be quite high so we're concerned about
dead-time.  with that in mind, I have a question regarding the mode of simultaneous writing and reading that is described in the DRS4 data sheet. 
ELOG V3.1.4-bcd7b50