DRS4 Forum
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Entry  Mon Jul 14 19:03:05 2014, Yves Bianga, change cascading from 1024 to 2048 bins for each input channel 
I want to ask whether it is possible to modify a Evaluation Board 5.0 from 1024 to 2048 cells for each of the 4 input channels.
the rev50 manual at page 31 I found an option to connect the 4 unused channels by setting 8 solder bridges.
The source code for controlling
Entry  Tue Aug 28 17:52:45 2012, Zach Miller, DRS-4.0.0 DOScreen.cpp 
I found an old thread regarding a fix for DOScreen.cpp for DRS-3.1.0, that fixes an "ambiguous overload problem." Currently when I attempt
to build the drs-4.0.0, I get this similar error:
    Reply  Wed Aug 29 16:42:42 2012, Zach Miller, DRS-4.0.0 DOScreen.cpp 

            Stefan Ritt wrote:
    Reply  Wed Aug 29 16:57:49 2012, Zach Miller, DRS-4.0.0 DOScreen.cpp 

            Stefan Ritt wrote:
Entry  Thu Oct 4 20:50:36 2012, Zach Miller, DRS5 
Our group had previously heard that a "DRS-5.0" might be on the horizon and that it may have ethernet capabilities as well as 16-input
channels (we heard this when ordering the DRS-4). Is this still in the works and accurate information? If so, is there a rough estimate to the "release
    Reply  Thu Oct 4 21:07:27 2012, Zach Miller, DRS5 

            Stefan Ritt wrote:
Entry  Mon Oct 31 09:15:02 2011, Zhongwei Du, How to link PMT 
I want to measure the signal from PMT . But it is a current signal, should i just put a series resistance, or use a amplifier to convert it to voltage
signal before drs4?  
Can you give me some advice ? 
Entry  Sat Feb 4 11:59:26 2012, Zhongwei Du, what sort of detectors for physical experiment the DRS4 used? 
We are designing a waveform sampling board for Si strip array detector ,whose rise time is less than 10 ns, which makes we doubt whether the
DRS4 can do more accurate than traditional charge integral circuit for charge measuring.
Entry  Tue Dec 4 09:24:22 2012, Zhongwei Du, Question of drs4 using 
When Denable and Dwrite is high , the voltage of PLLOUT is 0 V.  And  the Dtap is turn high with no delay when the Denable turns high.
After power up and configuration(the WSR,WCR,CR are all set to 11111111), the readout data is no change whenever the input analog signal and rofs,bias,oofs
changes. I have test useing the DAC to supply the Dspeed voltage, and change a new DRS4 chip, but all is the same. The readout data is strange : the first
    Reply  Tue Dec 4 09:50:11 2012, Zhongwei Du, Question of drs4 using 

            Stefan Ritt wrote:
Entry  Wed Dec 30 14:28:33 2009, aliyilmaz, normal_mode_in_drs_exam.cpp 
 Dear Mr. S. Ritt
       i am Ms. student , am working with your DRS4 board to calculate the time of flight of the cosmic particle which passes
trough  the hodoscope . i see the signals at scope , which is negative (i don't want to take positive side of the signal).
Entry  Tue Jul 23 22:31:08 2013, alonzi, Evaluation Board Behavior Screenshot.pngdata_problem.png
Working with the DRS evaluation board we noticed some funny behavior: See attatchment 1. In about 1% of scope traces we see the first and last bin take
on a value substantially different from the baseline, note the small spikes on the end of the traces. These spikes occur across all channels and either
appear in all channels or in none. Attachment two shows what several thousand scope traces look like. You can clearly see that some of the traces are offset
    Reply  Tue Jul 23 22:42:31 2013, alonzi, Evaluation Board Behavior 

            Stefan Ritt wrote:
Entry  Mon Aug 29 09:36:34 2016, benjamin legeyt, increment write config register on the fly? 

I have a question about using the write config register to enable/disable sampling on the fly.  I am looking to instrument an experiment
at EPFL where multiple short events need to be captured during a 20us period followed by an 80us quiet period during which we could read out the chip.
    Reply  Mon Aug 29 12:18:49 2016, benjamin legeyt, increment write config register on the fly? 
If I may trouble you for a little more information, the critical point then is that there should not be any zeroes in the write config register
while the sampling is active?  In case it was unclear I would only be reading out once sampling was stopped (dwrite = 0).  

As for the readout, I know that I would have to read out all 1024 samples each time, and keep track of where each channel stopped in the FPGA.
Entry  Thu Jan 25 05:24:05 2018, chen wenjun, problem with the drscl(drs507) 
Hi! Stefan:

  when I change a new computer(win7,64bit),I meet a problem that the drscl app cannot found the board! It shows"USB successfully scanned,but
no boards found",but the drsosc runs well . when I connect to other win7*64bits computer,only one of them runs property! Is there any driver else
    Reply  Thu Jan 25 06:10:52 2018, chen wenjun, drscl doesn't find eval board but drsosc does (Windows 7) 
Hi! Jim:

  It seems that I meet the same question with you ,and I am confused ,have you find out the reason about this problem?Or can you tell me
how you deal with it?
    Reply  Thu Jan 25 08:07:32 2018, chen wenjun, problem with the drscl(drs507) 
I have tried about 4 computers,only one worked fine.I truly want to know how others get this fixed,can you get in touch with them?

Ritt wrote:

This problem has been reported by several people, like 
Entry  Wed Mar 14 09:13:39 2018, chen wenjun, confusion about the description in drs.cpp 20180314161201.jpg

  recently,whtn I study the drs.cpp code ,I found that  the buffer[1] is char but the addr and the base_addr are all unsigned int,isn't
there any problem that the addr may be cut off to 8 bits? Also ,I found that the data fpga recieved from the usb is 16 bits,so how can fpga get the true
    Reply  Sun May 6 08:13:37 2018, chen wenjun, confusion about the description in drs.cpp 
Hi Stefan:

  I'm still confused that althought the 8 bits buffer is enough,the FPGA receive the command through the uc_data_i register which is
16 bits wides.As we can see in the firmware, the locbus_addr is 32 bits wides. Does it means the locbus_addr[31:8] are always '0' because the address
ELOG V3.1.4-bcd7b50