DRS4 Forum
  DRS4 Discussion Forum, Page 16 of 45  Not logged in ELOG logo
New entries since:Thu Jan 1 01:00:00 1970
    Reply  Wed May 13 09:45:51 2015, Stefan Ritt, transparent-mode voltage 
The ROFS signal has no effect in the transparent mode, so you have to adjust O_OFS between sampling and transparent mode accordingly. Either use a DAC
or two voltages with an analog switch.




Chenfei
    Reply  Wed May 13 10:16:40 2015, Stefan Ritt, transparent-mode voltage 
I see your point. Actually I will soon have the same issue since we design right now a board with an AD9637 using the transparent mode. Which one are
you using? The common mode range given in the datasheet is limited to guarantee optimal performance. But some ADCs allow a slightly bigger common mode
range with reduced performance, but which might still be ok for some application. A "real" solution would be to put switchable level shifters
    Reply  Wed May 13 12:34:49 2015, Stefan Ritt, transparent-mode voltage 
There might be a solution. How do you bias th input of the DRS4 chip? If you use a scheme as described in elog:84,
you can bias DRS_IN+ and DRS_IN- as desired. Take for example a board input range of 0-1V. For a 0V input, you bias DRS_IN+ and DRS_IN- both
with 0.9V. A 1V input signal then puts DRS_IN+ to 1.4V and DRS_IN-to 0.4 V. In the transparent mode, DRS_OUT+ = DRS_IN+ and DRS_OUT- = O-OFS
    Reply  Wed May 13 16:25:24 2015, Stefan Ritt, transparent-mode voltage 
To get the good linearity, you need indeed ROFS = 1.05V. With a O-OFS of 0.9V, a zero input signal would give you DRS_OUT+=1.05V and DRS_OUT-=0.75V.
I think this is till in the range of your ADC, right? So it's a tradeoff between linearity and available range. I do not know how nonlinear the DRS4
will be for ROFS < 1.05V, you have to try. If it's getting too bad, you still can correct for this off-line. 
    Reply  Fri May 22 14:25:45 2015, Stefan Ritt, DRS4 firmware UCF constraints  firmware.zip
> Hello, I'm using two DRS4 rev.5 boards for 8ch readout and triggering.

> I needed to modify the trigger logic and implement some tweaks in the firmware, and noticed that 
    Reply  Wed Jun 3 09:07:38 2015, Stefan Ritt, Peculiar behavior of time values for Rev5 DRS4 EB 
First of all, you should not use new boards with old software. I try to keep the current software compatible with old boards, but not vice versa. Please
use the DRS.cpp library from the current V5 software, otherwise your time calibration will not work.

If you then do the calibration with the V5 software and the V5 board, you will see that the bin widhts of the DRS chips are not the same. Actually
    Reply  Fri Jun 5 12:07:38 2015, Stefan Ritt, DRS4 firmware UCF constraints  
I presume you have several evaluation boards and want to run them in sync, right?

This can be either made in daisy-chain mode (see manual page 25). In this case only the master board can trigger the slave boards. If you need to trigger
    Reply  Fri Jun 5 13:29:55 2015, Stefan Ritt, DRS4 firmware UCF constraints  
Do the following: 

Use the TRG OUT of the evaluation board as a "busy". Only if this signal goes low (meaning that the readout of the board is complete and the board has
    Reply  Fri Jun 5 13:32:03 2015, Stefan Ritt, DRS4 firmware UCF constraints  
Actually we should take this offline not to pester other DRS users which are not interested in this topic. Please call me directly (3728) at PSI.

/Stefan
    Reply  Tue Jun 16 22:26:41 2015, Stefan Ritt, DRS4 Evaluation Board Osc Application 
There is a horizontal position slider in the "Horizontal" box on the right side below the trigger delay. Use it.




Michael
Buadelk wrote:



Hi, I have a DRS4 v5 evaluation board and I have a novice question
    Reply  Fri Jul 3 17:13:27 2015, Stefan Ritt, Creation of Object files 
Hi Felix,

the distribution does not contain any binaries, since there are too many Linux distributions around, so everybody compiles from the sources under
Linux. Do you want me to just add libDRS.so to the official Makefile? Actually you are the first one asking for this. Would it be beneficial to have this
    Reply  Mon Jul 6 19:25:27 2015, Stefan Ritt, Creation of Object files 
Anyhow it would be nice if you just post your Makefile here, which runs with the standard distribution, so people can use it if needed.

Stefan




Felix
    Reply  Thu Jul 23 13:46:12 2015, Stefan Ritt, Measure the time between different samples 
> Hi,
>   I have a question using a data acquisition card base on DRS4 chip. How can I measure the time between several samples of one channel,with the
accuracy of like nanoseconds , for I am using the internal trigger. Is there any complete work about this problem?
    Reply  Wed Nov 4 15:40:10 2015, Stefan Ritt, Latest macro for DRS4 V5 
Have a look here: elog:361

 




Will
    Reply  Wed Nov 25 08:20:47 2015, Stefan Ritt, PC software beyond Windows 7 
Have a look here elog:434




Chris
Thompson wrote:



I am new to this forum. I have ordered a DRS4 evaluation board for
    Reply  Wed Dec 23 15:48:42 2015, Stefan Ritt, Dtap stops toggling after 40msec 
No idea what you do wrong. I need to see oscilloscope traces for all your inputs and voltages. What is your REFCLK input?




mony
orbach wrote:



Hi
    Reply  Thu Dec 24 12:45:41 2015, Stefan Ritt, Dtap stops toggling after 40msec 
I want to see the trace on the scope for the DTAP, the REFCLK, the DENABLE and the DWRITE.

Probably (but it's just a guess), you have a problem with the soldering of the DRS chip, maybe to the PLL loop filter. Or you chose the wrong
capacitor/resistor combination for the loop filter. There are ~10 other groupsl who did the same and it works for all of them, so there must be a problem
    Reply  Mon Dec 28 11:05:15 2015, Stefan Ritt, Dtap stops toggling after 40msec 
Thanks for posting the plots. It really looks like the PLL is not working. I see two possible reasons: 1) The PLLEN bit in the configuration register
is not set and 2) The REFCLK signal does not reach the chip. We had cases whrere people had a hard time to solder the DRS4 correctly due to the small pins.
So if the REFCLK+ and REFCLK- signals have a poor connection, then the PLL of course won't work. Putting some more tin at the pins manually usually
    Reply  Wed Dec 30 17:00:00 2015, Stefan Ritt, Dtap stops toggling after 40msec 
While I can understand 1., I'm puzzeled by 2.

If you put the chip in standby mode, the internal current sources are switched off, which of course make the domino wave non-functional. This
is clearly stated in the data sheet.
    Reply  Tue Jan 12 12:57:46 2016, Stefan Ritt, PC software beyond Windows 7 
The 5.0.4 version was corrupt on our server. I fixed it, so now it shoudl also work fine (although there are only very minor changes between 5.0.3 and
5.0.4).

/Stefan
ELOG V3.1.5-2eba886